LDCBAYYA0(1) 74LS153(2) A1SD3D2D1D0SD3D2D1D0S1S210图T4-18 习题4-18的图
解4-18
从图T4-18中看出，电路实现的是一个四变量的逻辑函数，其中，变量C、D对应原4选1数据选择器的地址码A1A0；B是片选信号，用来将双4选1扩展成8选1，因此，对于扩展之后8选1数据选择器来说，B对应的是地址码A2；当B=0时，选中(1)片，所以(1)的D3D2D1D0即8选1的D3D2D1D0；当B=1时，选中(2)片，所以(2)的D3D2D1D0即8选1的D7D6D5D4。
根据上述分析，可列出8选1数据选择器各输入端与变量A、B、C、D的对应关系，见表JT4-18。
表JT4-18 数据输入地址码函数L A2 A1 A0B C D(1)(2)D3 D2 D1 D0 D3 D2 D1 D0D3 D2 D1 D0 D7 D6 D5 D4A A' A A' 0 A 1 0
根据表JT4-18可写出图T4-17实现的逻辑函数式。
L?A?B?C?D??AB?C?D?A?B?CD??AB?CD?BC?D?ABCD? （JT4-18） 4-19 试用4选1数据选择器产生逻辑函数L?B?C??AC
解4-19
（1）将函数式化为最小项之和形式
L?A?B?C??AB?C??AB?C?ABC （JT4-18）
（2）选择数据选择器，并列出式JT4-18与数据选择器输入变量的对应关系
JT4-19式是三变量的函数，可用4选1数据选择器实现。可令4选1数据选择器输入变量与JT4-198式输入变量的对应关系如表JT4-19所示
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表JT4-19 数据选择器地址输入端A1 A0待实现的函数A B 数据输入端D3 D2 D1 D0 C'10C'
（3）画电路图
按表JT4-18的对应关系画电路图，如图JT4-18所示。
LABCA1A01图JT4-19 Y4选1D3D2D1D0S
4-20 试用4选1数据选择器74LS153设计4-8题的组合逻辑电路。 解4-20
习题4-20的真值表如表JT4-8所示（此处略），其输出函数式重新写在JT4-20中
Y(MAB)?M?A?B??M?AB?MA?B?MAB? （JT4-20）
用4选1数据选择器74LS153实现此函数时，可令数据选择器各输入端与式JT4-20输入变量的对应关系如表JT4-20所示
表JT4-20 数据选择器地址输入端A1 A0待实现的函数A B 数据输入端D3 D2 D1 D0 M'MMM'
根据对应关系连接电路如图JT4-20所示。
YABA1A0Y74LS153(?)D3D2D1D0M图JT4-20 S
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4-21 试用8选1数据选择器74LS151设计一个函数发生器，它的功能表如表T4-21所示。要求写电路的输出函数式；列出8选1数据选择器各输入端与待实现函数各输入变量的对应关系；画电路图。
表T4-21 输 入M N 0 00 11 01 1输 出LA ABA+BA⊙B
解4-21
（1）写输出函数式
由表T4-20可写出电路的输出函数式
L?M?N?A?M?NAB?MN?(A?B)?MN(A?B??AB)
?M?N?A?M?NAB?MN?A?MN?B?MNA?B??MNAB (JT4-21a)
即
L?M?N?A?M?NAB?MN?A?MN?A?B?MN?AB?MNA?B??MNAB (JT4-21b)
（2）列出数据选择器各输入端与待实现函数输入变量的对应关系
可令8选1数据选择器各输入端与式JT4-21各输入变量的对应关系如表JT4-21所示。
表JT4-21 数据选择器待实现的函数Y地址码A2 A1 A0M N A数据输入端D0 D1 D2 D3 D4 D5 D6 D70 1 0 B B 1 B' B
（3）画电路图
根据对应关系画电路图如图JT4-21所示。
LMNAB1
4-22 试用双4选1数据选择器74LS153设计一个一位全加器。要求列真值表（两个加数分别用A、B表示；低位的进位信号用CI；本位和用S表示；向高位的进位信号用CO表示）；写输出逻辑函数式；画逻辑电路图。
解4-22
（1）列真值表。见表JT4-22(a)
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Y'YA2A174LS151A0D7D6D5D4D3D2D1D0S图JT4-21 表JT4-22(a) 输 入A B CI0 0 00 0 10 1 00 1 11 0 01 0 11 1 0 1 1 1输 出CO S0 0 0 10 1 1 00 11 01 01 1
（2）写输出逻辑函数式
由表可写电路的输出函数式
S?m1?m2?m4?m7?A?B?CI?A?BCI??AB?CI??ABCICO?m3?m5?m6?m7?A?BCI?AB?CI?ABCI??ABCI(JT4-22)（3）列出数据选择器输入输端与待实现函数输入变量的对应关系
用4选1数据选择器实现式JT4-22的函数，可将数据选择器的地址输入端A1 A0对应函数变量A、B，其它对应关系见表JT4-22(b)
表JT4-22(b) 数据选择器S C0 地址输入端A1 A0函数A B A B 数据输入端
D3 D2 D1 D0 CI1CI'CICI'CICI0
（4）根据对应关系画电路图
SABCOYYA174LS153A0SD3D2D1D0SD3D2D1D01C图JT4-22
4-23 试用一片4位二进制加法器74LS283将余3代码转换成8421BCD码。
解4-23 余3码减去3等于8421BCD码，即：
8421BCD码?余3码?0011 （JT4-23a）
加法器只做加法运算，要实现相减运算可用加补码的运算方法。设相加（减）的两个数
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均为正整数；被加数为A?A3A2A1A0，从74LS283的A3A2A1A0端接入；加数为
C?C3C2C1C0，从74LS283的B3B2B1B0端接入；相加时，应使A和C直接相加；相减
时，应使A和C的补码相加。
本题，A3A2A1A0=余3码，C3C2C1C0=0011，要利用74LS283实现式JT4-23(a)，实现原理如下：
S3S2S1S0?A3A2A1A0?0011 S3S2S1S0?A3A2A1A0?(0011)补
S3S2S1S0?A3A2A1A0?(0011)反?1
S3S2S1S0?A3A2A1A0?1101 （JT4-23b）
根据式JT4-23(b)画电路图如图JT4-23所示。
8421BCD码S3S2S1S0CI74LS283COA3 A2 A1 A0B3B2B1B0余 3 码1图JT4-23
4-24试用4位并行加法器74LS283设计一个加/减运算电路。当控制信号M=0时，可实现两个4位二进制数的加法运算；M=1时，可实现两个4位二进制数的减法运算。允许附加必要的门电路。 解4-24
借助上一题对加法器74LS283的分析，被加数用A表示，从74LS283的A3A2A1A0端接入；加数用C表示，从74LS283的B3B2B1B0端接入。
当M＝0时，S?A?B?CI?A?C实现加法运算，此时令CI?M?0、B?C即可； 当M＝1时，此时令CI?M?1S?A?B?CI?A?C实现减法运算，、B??C?C补即可。
为此，将74LS283的进位输入端CI接控制信号M，加数的输入端接一异或门，所接电路图如图JT4-240所示。
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