1:begin led8<='b0000110;end 2:begin led8<='b1011011;end endcase end end always@(msl) begin case(msl) 0:led1<=4'b0000; 1:led1<=4'b0001; 2:led1<=4'b0010; 3:led1<=4'b0011; 4:led1<=4'b0100; 5:led1<=4'b0101; 6:led1<=4'b0110; 7:led1<=4'b0111; 8:led1<=4'b1000; 9:led1<=4'b1001; endcase end always@(msh) begin case(msh) 0:led2<=4'b0000; 1:led2<=4'b0001; 2:led2<=4'b0010; 3:led2<=4'b0011; 4:led2<=4'b0100; 5:led2<=4'b0101; 6:led2<=4'b0110; 7:led2<=4'b0111; 8:led2<=4'b1000; 9:led2<=4'b1001; endcase end always@(sl) begin case(sl) 0:led3<=4'b0000; 1:led3<=4'b0001; 2:led3<=4'b0010; 3:led3<=4'b0011; 4:led3<=4'b0100; 5:led3<=4'b0101; 6:led3<=4'b0110; 7:led3<=4'b0111; 8:led3<=4'b1000; 9:led3<=4'b1001; endcase end always@(sh) begin case(sh) 0:led4<='b0000; 1:led4<='b0001; 2:led4<='b0010; 3:led4<='b0011; 4:led4<='b0100; 5:led4<='b0101; endcase end always@(ml) begin case(ml) 0:led5<='b0111111; 1:led5<='b0000110; 2:led5<='b1011011; 3:led5<='b1001111; 4:led5<='b1100110; 5:led5<='b1101101; 6:led5<='b1111101; 7:led5<='b0000111; 8:led5<='b1111111; 9:led5<='b1101111; endcase end always@(mh) begin case(mh) 0:led6<='b0111111; 1:led6<='b0000110; 2:led6<='b1011011; 3:led6<='b1001111; 4:led6<='b1100110; 5:led6<='b1101101; endcase end endmodule 3）时序仿真 4）引脚分配 5）程序下载 将程序下载设备连到计算机上，单击软件少如端口，首先检测是否有USB设备 成功检测到后，添加.sof后缀文件，在单击“start”程序成功下载到实验箱 六 结论 1）实验结果 实验成功实现复位和暂停功能，计时到23:59分钟后自动清零，数码管清楚的显示数据 2）体会 1. 初次程序设计时，误以为数码管是共阳极连接的，因而在编码错误，导致实验结果没有显示 2. 改正数码管数据编码后，在设计时模块时，并未理解技术，错误的设计小时计时模块，导致跑表计数错误的清零，自理理解原理后，成功设计出时计时模块 3. 通过实验程序的 编写，知道c与verilog hdl之间还有区别的，有些又是通用的，更加熟练的掌握的verilog hd的相关语法，程序编写中检错能力明显的增强。 指导老师签名 年 月 日
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