图2-2
7.ROM由__________，存储矩阵，读放和选择电路三部分功能电路组成。
8.CPLD是________可编程逻辑器件，它是利用可编程的________连接起来的多路SPLD。
9.总线是多个信息员分时传送数据流到多个目的地的传输通路，逻辑实现可采用_____________方式和_____________方式。
三、简答题（每小题5分，共15分）
1. 什么是MUX 和DMUX ？2. 请解释寄存器队列和寄存器堆栈。3. 简述VHDL语言的基本结构。
四、组合逻辑设计（12分）
设A、B、C为保密锁的3个按键，当A键单独按下时，锁既不打开也不报警；只有当A、B、C或者A、B或者A、C分别同时按下时，锁才能被打开，当不
符合上述组合状态时，将发出报警信息，请设计此保密锁的逻辑电路（假定F为开锁信号，G为报警信号）。要求：
（1）列真值表。2）求最简逻辑表达式。（卡诺图）（3） 画出用与非门实现的电路图。
五、 时序逻辑设计（14）
某计数器的输出波形如图1所示：要求
(1) 试确定该计数器的计数循环中有几个状态？ (2) 列出状态转移真值表； (3) 画出状态转移图； (4) 写出状态方程。
图1
六、VHDL语言设计（12分）
用VHDL语言描述一个8421BCD计数器, 计数值为1001时，进位输出为1。
七、小型控制器设计（14分）
已知某控制器ASM流程图如图2所示。执行部件中有两个寄存器并用一个比较器进行比较。设控制器采用D触发器，状态周期
RN、RX分别存放两个输入参数N（常量）和X（变量）
，
T?T1?T2，其中T1用作D触发器状态改变时序，T2用作控
制器发出的打入寄存器时序。设计“计数器型”控制器电路。
a 00 RN?N b 01 RX? X c 10 RN? RX A=B 1 0 X=N
图2
本科试卷（六）
一、选择题（每小题1分，共15分）
1.逻辑函数A(A+B) 的最简式为_______。A.F=A B.F=A+B C.F=B D. F= A+AB
2.八进制数(573.4)8转化为十六进制数后为________。A.(17C.4)16 B.(16B.4)16 C. (17B.8)16 D. (17B.4)16 3.最小项ABCD的逻辑相邻项是________。A. ABCD B. ABCD C. ABCD D.ABCD 4.3:8线译码器(74LS138)的惟一输出有效电平是______电平.A. 高 B.低 C.三态 D.任意
5.下列表达式中不存在竞争冒险的有______。A.Y=B+AB B.Y=AB+BC C.Y=ABC+AB D.Y=(A+B)AD 6.在图1-1所示的电路中，使函数F=0的变量取值为______。A．A=B=1 B. B=C=1 C. B=1,D=0 D. A=B=C=0,D=1
F B C 图1-1
D AB C D
n?1nQ?Q7.JK触发器在CP脉冲作用下，欲使，则输入信号应为_____。
A．J?K?1 B．J?Q，K?Q C．J?Q，K?Q D．J?Q，K?1 8.触发器连接成计数器时，不产生空翻的触发器是____。
A.主从JK触发器 B.同步RS触发器 C.边沿型JK触发器 D.主从D触发器
9._____通常不用来描述触发器的逻辑功能。A．状态转换真值表 B．特征方程 C．状态转换图 D．波形图 10.时序电路输出状态的改变_____。
A.仅与该时刻的输入信号有关 B. 仅与时序电路的原状态有关 C. 与A 、B 皆有关 D. 与A 、B 皆无关 11.若RAM的地址码有8位，行、列地址译码器的输入端都为4个，则它们的输出线（即字线加位线）共有______条。
A．8 B．16 C．32 D．256
12.下列器件中，_______不是常用的特殊存储部件。A．寄存器堆 B．寄存器堆栈 C．ROM D．寄存器队列 13.用PLA进行逻辑设计时，应将逻辑函数表达式变换成______。
A.异或表达式 B.与非表达式C.最简“与—或”表达式 D.标准“或—与”表达式 14.在GAL16V8的逻辑宏单元中，核心器件是______。
A. 逻辑与电路 B. 四选一多路开关及D触发器 C. 逻辑译码电路 D. 逻辑比较器 15.数字系统级的设计与逻辑部件级设计分别采用______的设计方法。
A. 自上而下、自上而下 B. 自下而上、自下而上 C. 自上而下、自下而上 D. 自下而上、自上而下
二、填空题（每小题2分，共18分）
1. 与非运算的布尔代数和VHDL表示分别为_______________和_______________。 2. 利用对偶规则，逻辑函数F＝（A＋B）（A＋C）的对偶表达式F'为_______________.
3. MUX称为_______________或_______________，它是一种多路输入单路输出的标准化逻辑构件。 4. 八路数据选择器电路如图2-1所示，该电路实现的逻辑函数最小项表达式为_________________。
Y1
C
Y2 A B
图3-1
5. 某移位寄存器的时钟脉冲频率为100KHz，欲将存放在该寄存器中的数左移10位，完成该操作需要________μS。 6. 在同步时序逻辑电路设计中，对状态表的状态进行编码时，常用的方法有________法和________法。 7. 寄存器堆的三组外部信号有________，数据和________信号。
8. 可编程逻辑器件的编程环境需要四样硬件和软件工具，它们是计算机，________，________和连接电缆线。 9. 数字系统的核心问题是_____________。
三、简答题（每小题5分，共15分）
1. 分析图3-1所示逻辑电路的功能。
2. 请画出RAM的逻辑结构，并说明其功能和特点。3. 常用的小型控制器有哪些？各有何特点？
四、组合逻辑设计（12分）
某装置有三个输入端A、B、C，接收三位二进制。当收到的二进制数能被十进制数3或6整除时，输出为1，否则输出为0。要求：
（1）列出该装置输入输出真值表；（2）写出最小项逻辑表达式；
（3）用VHDL语言写出逻辑方程表达式； （4）采用“与非门”和“非门”，画出逻辑电路图。
五、时序逻辑分析（14分）
分析图1所示同步计数电路。
(1)写出激励方程和状态方程；(2)做出状态转移表和状态转移图；
(3)计数器是几进制计数器？能否自启动？4)画出在时钟作用下各触发器输出波形。
图1
六、VHDL语言设计（12分）
用VHDL设计一个由D触发器组成的4位寄存器。
七、小型控制器设计（14分）
将图2所示的状态图：（1）转换为ASM图；（2）根据ASM图设计多路选择器型控制器。
0/0 本科试卷（七）
一、选择题（每小题1分，共15分）
1. 逻辑表达式A(B?C)?AB?AC的对偶式是________。
0/0 S2 S1 1/0 0/1 S3 1/0
A?BC?(A?B)(A?C)AB?AC?A(B?C) D．A?BC?(A?B)(A?C)A A?BC?(A?B)(A?C)A． B．C．
2. 八进制数(573.4)8转化为十六进制数后为________。A.(17C.4)16 B.(16B.4)16 C. (17B.8)16 D. (17B.4)16 3. 卡诺图如图1-1所示，电路描述的逻辑表达式F=________。A．∑m（0，1，3，4，5，9，13，15）
B．∑m（1，2，4，5，9，10，13，15）C．∑m（1，2，3，4，5，8，9，14）D．∑m（1，4，5，8，9，10，13，15）
1/0
4. 要使3：8线译码器（74LS138）能正常工作，使能控制端
A．100 B. 111 C.011 D.000
5. 以下电路中，加以适当辅助门电路，_______适于实现单输出组合逻
辑电路。
A.二进制译码器 B.数据选择器 C.数值比较器 D.七段显示译码器
6. 高电平有效的三八线译码器实现函数F?AC?ABC?ABC方案是________。
____G1、G2A、G2B的电平信号应是________。
A.F?Y4?Y5?Y6?Y7 B.F?AC?AB?ABC C. F?AC?ABC?ABC D.F=A
7. 一个T触发器，在T=1时，加上时钟脉冲，则触发器________。A．保持原态 B．置0 C．置1 D．翻转 8. 电路如下图1-2所示，经CP脉冲作用后，欲使Q
A．A=0，B=0 B．A=1，B=1 C．A=0，B=1 D．A=1，B=0
图1-2
CPn?1________?Q，则A，B输入应为_______。
ABJ QKQ9. 关于JK触发器，说法正确的是_______。A.主从型和边沿触发型JK触发器，电路结构不同，逻辑符号不同。B.JK触发器逻辑功能为置“0”，置“1”，保持，无计数功能。C.J=0, K=1时， JK触发器置1。D.J=K时，JK触发器相当于D触发器。
10. D触发器是一种_______稳态电路。A.无 B.单 C.双 D.多 11. 下面关于FLASH的说法中，错误的是_______。
A．FLASH是高密度易失性的读/写存储器 B．FLASH 使用外部紫外光照射方式擦除
2C．FLASH存储元是在EPROM存储元的基础上发展起来的D．FLASH采用的是单晶体管存储元
12. ISP技术的特点是________。
A．必须用编程器 B．不可反复编程 C．成为产品后不可再改变 D．系统在线工作过程中可以编程
13. 下面关于FPGA的说法中，错误的是______。
A．一个FPGA中有CLB、可编程互连总线、I/O输入输出块3个基本元素。B．FPGA是现场可编程门阵列。 C．FPGA基于反熔丝技术的体系结构是可变的。D．FPGA基于SRAM技术的体系结构是可变的。
14. 下面器件中，属于复杂可编程逻辑器件的是_______。A．PLA B．PAL C．FPGA D．GAL 15. 单总线结构的数据通路特点是_______。
A．结构简单，数据较快 B．结构简单，数据较慢 C．结构复杂，速度较快 D．结构复杂，速度较慢
二、填空题（每小题2分，共18分）
1. 同或运算的布尔代数和VHDL表示分别为_______________和_______________。
2. 如果把门电路的输入、输出电压的高电平赋值为逻辑1，低电平赋值为逻辑0，这种关系称为________________关系。 3. 实现译码功能的组合逻辑电路称为_______________，每输入一组不同的代码，只有一个输出现_______________状态。 4. 一个4选1数据选择器构成的逻辑电路如图2-1所示，函数F的表达式为___________。
5. 时序逻辑电路具有记忆功能，因此在结构上一定包含____________或____________。
6. 采用计数器法进行状态编码时，状态数N需要用K个________，K和N应当满足________的关系。 7. ROM由地址译码器，存储矩阵，__________三部分功能电路组成。
8. 可编程器件的设计输入通常是与________无关的，所设计的逻辑电路必须以文本方式，或________方式输入到计算机。 9. 数字系统与逻辑功能部件的连个重要区别是：前者具有_____________而后者没有；前者采用先自上而下后自下而上，
