图8-3
4、利用74LS90构成一个二十四进制的计数器，并用数码显示管显示。 参考图8-4接电路，并画出状态转换图。
图8-4
&Q3Q2Q1Q0CP1CP0Q3Q2Q1Q0CP1CP074LS290(十位)74LS290(个位)S9(1)S9(2)R0(1)R0(2)R0(1)R0(2)S9(1)S9(2)五、实验注意事项
1、集成块功能端有效的状态。
2、实现其他进制计数器的时候注意中断状态和反馈线的处理
六、实验结论
用复位法构成的N进制计数器,方法简便,但可靠性差。例如构成九进制计数器,如图8-6（a）“1001”状态出现时间短暂,因而清零脉冲也很窄,加之计数器内部的各触发器性能差异。极易造成循环不正常。为了克服这一弊端,可采用改进电路,如图8-6(b)，图中
Q3?Q0?0作为RS触发器中G1的触发信号。使Q=1并保持,直至下一个CP计数脉冲高电
平到来。触发器翻转,Q=0。使清零脉冲宽度与CP低电平宽度相等。电路有足够的时间清零。
用反馈复位法可以方便地得到N进制计数器。
26
a）图8-6
27
（ (b)
广东金融学院
数字电路实验指导书
计算机科学系
二○○九年六月
1
目 录
实验一 集成门电路逻辑功能测试
实验二 用小规模集成电路设计组合逻辑电路 实验三 实验四 实验五 实验六 实验七 实验八 译码器及其应用 数据选择器及其应用 加法器 触发器
计数器逻辑功能测试及应用（一） 计数器逻辑功能测试及应用（二）
2
实验一 集成门电路逻辑功能测试
一、实验目的
1、 验证常用集成门电路的逻辑功能； 2、 了解各种门电路的逻辑符号；
3、了解集成电路的引脚排列规律及使用方法。 二、实验仪器与器材
1、实验箱 2、万用表 3、集成电路
74LS00两输入四与非门 74LS86四2输入异或门 74LS08四2输入与门 74LS32四2输入或门 74LS04反相器
三、实验原理
集成逻辑门电路是最简单、最基本的数字集成元件，目前已有种类齐全集成门电路。TTL 集成电路由于工作速度高、输出幅度大、种类多、不宜损坏等特点而得广泛使用，特别对学生进行实验论证，选用TTL电路较合适，因此这里使用了74LS系列的TTL成路，它的电源电压为5V+10%，逻辑高电平“1”时＞2.4V，低电平“0”时﹤0.4V。实验使用的集成电路都采用的是双列直插式封装形式，其管脚的识别方法为：将集成块的正面（印有集成电路型号标记面）对着使用者，集成电路上的标识字朝上（或表面的凹口）。 左下脚第一脚为1脚，按逆时针方向顺序排布其管脚。
四、实验内容
1、与门逻辑功能测试
（1）按图1－1接线，门的两个输入端接逻辑开关输出插口，以提供“0”与“1”电平信号，开关向上，输出逻辑“1”，向下为逻辑“0”。门的输出端接 LED发光二极管。 （2）按实验表的要求改变任一逻辑单元的输入端电压状态，观察对应输出端的变化，当电平指示亮时记为1，灭时记为0，将测试结果记录在实验表1-1中。
3
+5V
逻辑开
图1-1 与门逻辑功能测试电路
实验表1-1 74LS08逻辑功能表
输入状态 UA 0 0 1 1 0 1 悬空 悬空 悬空 （3）结论
1）TTL门电路悬空相当与（ ）电平。
2）与门的逻辑功能为：有（ ）出（ ），全（ ）出（ ）。 2、或门逻辑功能测试
实验表1-2 74LS32逻辑功能表
输入状态 UA 0 0 1 1 0 1 悬空 悬空 悬空 3、非门逻辑功能测试
4
输出状态 UB 0 1 0 1 悬空 悬空 0 1 悬空 Y 输出状态 UB 0 1 0 1 悬空 悬空 0 1 悬空 Y 实验表1-3 74LS04逻辑功能表 UIN 输出状态（0/1） 0 1 悬空 4、与非门逻辑功能测试
实验表1-4 74LS00逻辑功能表 输入状态 输出状态 UA UB Y 0 0 0 1 1 0 1 1 0 悬空 1 悬空 悬空 0 悬空 1 悬空 悬空
结论：（1）与非门的逻辑功能为：有（ ）出（ ），全（ ）出（ （2）能否用与非门实现非门？
5、请用74LS86检测异或门和同或门的逻辑功能 （1）异或门逻辑功能测试
实验表1-5 74LS86逻辑功能表A B Y 0 0 0 1 1 0 1 1
（2）同或门逻辑功能测试
实验表1-6 逻辑功能表A B Y 0 0 0 1 1 0 1 1 （3）结论
5
。）
图7-1 74LS161引脚排列
表7-1
输 入 输 出 Q0 Q1 Q2 Q3 CR LD CTT CTp CP D0 D1 D2 D3 0 × × × × × × × × 1 0 × × ↑ d0 d1 d2 d3 1 1 1 1 ↑ × × × × 1 1 0 × × × × × × 1 1 × 0 × × × × × 2、集成计数器构成任意进制计数器 （1）直接清零法
0 0 0 0 d0 d1 d2 d3 计 数 保 持 保 持 直接清零法是利用芯片的复位端和与非门，将N所对应的输出二进制代码中等于“1”的输出端，通过与非门反馈到集成芯片的复位端，使输出回零。
（2）预置数法
利用的是芯片的预置控制端和预置输入端D3D2D1D0，因是同步预置数端，所以只能采用N-1值反馈法。
（3）进位输出置最小数法
进位输出置最小数法是利用芯片的预置控制端和进位输出端CO，令预置输入端D3D2D1D0输入最小数M对应的二进制数，最小数M=24-N。
四、实验内容
1、测试74LS161的逻辑功能，用数码显示管显示。并记录结果于表7-2。
计数脉冲 CP 0 1 2 3 4 5 6 7 8 9 10 11
2、用清零法将74LS161构成一个十进制计数器。
21
表7-2 计数逻辑状态 Q3 Q2 Q1 Q0 十进制数 参考图7-2搭接电路，并画出状态转换图，如图7-3。 &Q3Q2Q1Q00 0 0 01 0 1 01 0 0 11 0 0 0 Q3CRLD“1”Q2Q1Q074LS161CTT“1”(a)CTP0 0 0 10 1 1 10 0 1 00 1 1 0
0 0 1 1“1”0 1 0 0(b)0 1 0 1图7-2 74LS161构成十进制计数器 图7-3 十进制计数器状态转换图 3、用74LS161芯片构成七进制计数器（采用置数法） 参考图7-4搭接电路，并画出状态转换图。
“1”LDCRD3D2D1&Q3Q2Q1Q0Q3Q2Q1Q00 0 0 0CTTCTPCP\\0 1 1 074LS1610 0 0 10 1 0 1 D00 0 1 00 0 1 10 1 0 0(a)
(b)图7-4用74LS161芯片构成七进制计数器
五、实验注意事项
1、集成块功能端有效的状态。
2、实现其他进制计数器的时候注意中断状态和反馈线的处理
六、实验结论
1、将QD、QC、QB、QA对应数码显示的DCBA四个输入端即可得到输出显示。将CP脉冲接1Hz的秒脉冲，即可观察到计数状况。
2、由于它是同步置数的二进制计数器，所以选择的置数清零态为1001。置数端低电平有效，所以用与非门对QD、QA进行与非运算后输出给置数端。
22
3、由于它是异步置零的二进制计数器，所以选择的清零态为0110。清零端高电平有效，所以用与门对QB、QC进行与运算后输出给置数端。本次实验只给出与非门，所以用两次与非运算完成。
23
实验八 计数器逻辑功能测试及应用（二）
一、实验目的
1、熟悉中规模集成电路计数器74LS90的逻辑功能，使用方法及应用。 2、掌握构成任意进制计数器的方法。
3、初步掌握分析及排除数字电路故障的一般方法。
二、实验设备及器件
1、数字逻辑电路实验箱
2、74LS90同步加法二进制计数器1片， 3、74LS00二输入四与非门1片。 4、共阴LED七段显示器一个。
三、实验原理
1、集成计数器74LS90
集成计数器74LS90是二-五-十进制计数器，其管脚排列如图8-1，功能表如表8-1。
CP1 R0A R0B NC VCC S0A S0B引脚排列图S0A S0B R0A R0B逻辑功能示意图14 13 12 11 10 9 874LS90 1 2 3 4 5 6 7CP0CP1CP0 NC Q0 Q3 GND Q1 Q2Q0 Q3 Q1 Q2图8-1 74LS90管脚排列
表8-1
输 入 R0A R0B S0A S0B CP0 CP1 1 1 0 × × × 1 1 × 0 × × × × 1 1 × × × 0 × 0 ↓ 0 × 0 0 × 0 ↓ 0 × × 0 ↓ Q0 0 × 0 × Q1 ↓ 输 出 n?1n?1n?1n?1Q0 Q1 Q2 Q3 0 0 0 0 (清零) 0 0 0 0 (清零) 1 0 0 1 (置9) 二进制计数 五进制计数 8421码十进制计数 5421码十进制计数 24
2、集成计数器构成任意进制计数器
利用反馈复位法可将集成计数器转换成任意计数器。
四、实验内容
1、测试74LS90的逻辑功能，用数码显示管显示。并记录结果于表8-2
表8-2
计数脉冲 CP 0 1 2 3 4 5 6 7 8 9 10 11 计数逻辑状态 Q3 Q2 Q1 Q0 十进制数 CP074LS290Q0 3Q2Q1CP174LS290R0(1)R0(2)S9(1)S9(2) R0(1)R0(2)S9(1)2、74LS90芯片构成十进制计数器 参考图8-2接电路，并画出状态转换图。
(a)(b)Q3CP0Q2Q1Q0CP1Q3Q2Q174LS290R0(1)R0(2)S9(1)S9(2)CP074LS290CP1R0(1)R0(2)S9(1)(c)图8-2
3、用置数法将74LS90构成一个七进制计数器。 参考图8-3接电路，并画出状态转换图。
Q3Q2Q1Q0CP1CP074LS290(d)
&R0(1)R0(2)S9(1)S9(2)25
1 1 1 0 × 0 0 0 × 1 1 1 1 × × 0 1 1 × × 1 0 1 × ×
2、用74LS138实现逻辑函数
Y=AB+BC+CA
如果设A2=A，A1=B，A0=C，则函数Y的逻辑图如3-3所示。用74LS138和74LS20各一块在实验箱上连接图3-3线路。并将测试结果记录表3-4中。
表3-4 函数功能测试
图3-3用74LS138组成函数Y
3、用用两个3线-8线译码器构成4线-16线译码器。
利用使能端能方便地将两个 3/8译码器组合成一个4/16译码器，如图3－4所示。
高位138片低位138片A0A1A2E1E2AE2B＋5VY8Y9Y10Y11Y12Y13Y14Y15Y0Y1Y2Y3Y4Y5Y6Y7A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 Y
A0A1A2A3A0A1A2E1E2AE2B图3-4 用两片74LS138组合成4/16译码器
4、译码器74LS42逻辑功能测试
五、实验注意事项
1、注意集成电路输入控制端和输出控制端的信号； 2、74LS138集成块搭接中注意输出信号的处理；
11
实验四 数据选择器及其应用
一、实验目的
1、学习数据选择器逻辑功能测试方法；
2、了解中规模集成数据选择器的功能、管脚排列，掌握其逻辑功能； 3、熟悉利用数据选择器构成任意逻辑函数的方法； 4、了解数据选择器的扩展方法。
二、实验设备及器件
1、数字逻辑电路实验箱
2、74LS153 1片 3、74LS151 1片 4、74LS32 1片
三、实验原理
1、双四选一数据选择器 74LS153
所谓双4选1数据选择器就是在一块集成芯片上有两个4选1数据选择器。引脚排列如图4－1。
图4－1 74LS153引脚功能
1S、2S为两个独立的使能端；A1、A0为公用的地址输入端；1D0～1D3和2D0～2D3分别
为两个4选1数据选择器的数据输入端；Q1、Q2为两个输出端。 1）当使能端1S（2S）＝1时，多路开关被禁止，无输出，Q＝0。
2）当使能端1S（2S）＝0时，多路开关正常工作，根据地址码A1、A0的状态，将相应的数据D0～D3送到输出端Q。 该电路的表达式为：
Y=A1 A0 D0 +A1A0D1+A1A0D2+A1A0D3
3、数据选择器的应用—实现逻辑函数
12
用数据选择器实现逻辑函数，方法与译码器相似，只是将出现的最小项对应的数据端接
入高电平，未出现的接低电平，将地址端作为自变量的输入端，则可以实现。
四、实验内容
1、测试双四选一数据选择器的逻辑功能。
在实验箱上接线，地址端A2、A1、A0、数据端D0～D7、使能端S接逻辑开关，输出端Y接逻辑电平显示器，按74LS153功能表逐项进行测试，记录测试结果。
表4－1
输 入 输 出 Y S 1 0 0 0 0 A1 × 0 0 1 1 A0 × 0 1 0 1 2、用数据选择器实现函数F=AB+C。参照原理图搭接电路，并观察电路的功能。用4选1数据选择器实现函数
F?ABC?ABC?ABC?ABC
函数F有三个输入变量A、B、C，而数据选择器有两个地址端A1、A0少于函数输入变量个数，在设计时可任选A接A1，B接A0，74LS153的表达式与函数F对照，得出： D0＝0， D1＝D2＝C， D3＝1
接线图如图4－2所示，测试并记录结果在表4-2。
表4－2
图4－2用74LS153实现函数
13
输 入 A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 输出 F
3、 用四选一数据选择器74LS153构成八选一数据选择器。 参照图4-3搭接电路，并观察电路的功能。
A1A014D0D1D2D3D4D5D6D7A2G1115S26543101112131D10D11D12D13D20D21D22D23S1A0A12Y17>1YY29G274LS153图4－3 74LS153构成八选一数据选择器
五、实验注意事项
1、注意74LS153控制端的信号。 2、数据选择器扩展时所用门电路的类型。
14
实验五 加法器
一、实验目的
1、掌握半加器、全加器的工作原理及逻辑功能。 2、集成加法器的应用。
二、实验设备及器件
1、数字逻辑电路实验箱 2、74LS283 1片 3、74LS04 1片 4、74LS00 1片 5、74LS51 1片 6、74LS85 1片
三、实验原理
1、半加器
不考虑低位进位，只本位相加，称半加。实现半加的电路，为半加器。 2、全加器
考虑低位进位的加法称为全加。实现全加的电路，为全加器。
四、实验内容与步骤
1、用门电路实现全加器。
参照图5-1搭接电路，并测试其功能记录结果在表5-1。
表5-1 全加器真值表
Ci-1 Ai Bi
图5-1小规模集成电路设计的全加器
0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Si Ci 15
2、用数据选择器实现全加器。
参照图5-2搭接电路，并观察电路的功能。
图5-2 用74LS138设计的全加器
3、用译码器实现全加器。
参照图5-3搭接电路，并观察电路的功能。
图5-3 用74LS153设计的全加器
五、实验注意事项
1、注意74LS151控制端的信号。
2、数据选择器扩展时所用门电路的类型。
附：集成芯片引脚图和功能表
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实验六 触发器
一、实验目的
1、掌握集成D触发器和JK触发器的逻辑功能及触发方式。 2、掌握集成触发器的使用方法。
二、实验设备及器件
1、数字逻辑电路实验箱
2、74LS74 双D触发器 1片 3、74LS107双JK触发器 1片
三、实验原理
触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本逻辑单元。
1、JK触发器
在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验采用74LS107双JK触发器，是下降边沿触发的边沿触发器。引脚功能及逻辑符号如图6－1所示。 JK触发器的状态方程为 Qn+1 ＝JQn＋KQn
J和K是数据输入端，是触发器状态更新的依据， Q与Q 为两个互补输出端。通常把 Q＝0、Q＝1的状态定为触发器“0”状态；而把Q＝1，Q＝0定为“1”状态。
17
图6－1 74LS112双JK触发器引脚排列及逻辑符号
2、D触发器
在输入信号为单端的情况下，D触发器用起来最为方便。本实验采用上升沿触发的双D 触发器74LS74，引脚功能及逻辑符号如图6－2所示。
其状态方程为：Q
n+1
＝D
n
其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。有很多种型号可供各种用途的需要而选用。
图6－2 74LS74引脚排列及逻辑符号
四、实验内容
1、74LS74逻辑功能测试
1）直接置位（SD）端复位（RD）端功能测试。 利用逻辑开关改变
、
的逻辑状态（D,CP状态随意），观测相应的、状态，
从而总结出两个输入控制端的功能。将测试结果记入表6-1中
表6-1
CP D RD 1 0 SD 0 1 18
Q Q
2）Ｄ与CP端功能测试
从ＣＰ端输入单个脉冲,按下表改变开关状态。将测试结果记入表6-2中。
表6-2
D 0 1 输 入 输 出 Ｑ n+1 1 1 1 1 1 ０→１ 1 1 1 １→０ ０→１ １→０ CP 原状态Ｑ=0 原状态Ｑ=1 nn 2、74LS107逻辑功能测试。 1）直接置位（ 2）功能测试。
CP端加单脉冲，按表利用开关改变各端状态，状态记入表6-3。
表6-3
1 1 1 1 0 1 J 0 ）复位（）功能测试。
输 入 K 0 1 CP 0→1 1→0 0 1 1 0→1 1→0 0→1 1→0 0→1 1→0 输 出 Q 原状态Ｑ=0 nn+1原状态Ｑ=1 n 五、实验注意事项 正确判断触发器触发方式。
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实验七 计数器逻辑功能测试及应用（一）
一、实验目的
1、熟悉中规模集成电路计数器74LS161的逻辑功能，使用方法及应用。 2、掌握构成任意进制计数器的方法。
二、实验设备及器件
1、数字逻辑电路实验箱
2、74LS161同步加法二进制计数器 1片 3、74LS00二输入四与非门 1片
三、实验原理
计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
1、中规模同步二进制计数器74LS161 其引脚排列如图7-1，功能表如表7-1。
16 15 14 13 12 11 10 9 74LS161 1 2 3 4 5 6 7 8 CT CT CP CC CO Q0 Q1 Q2 Q3 CTT LD V CO LDCR CP D0 D1 D2 D3 CTP GND 20
