1 待测时序参数 -------------------------------------------------------------------------------------------- 1 2 地址和控制信号时序 ----------------------------------------------------------------------------------- 2 3 DQ 读写数据分离 --------------------------------------------------------------------------------------- 6 4 写数据和 DM 信号时序-------------------------------------------------------------------------------- 8 5 读数据时序 ----------------------------------------------------------------------------------------------13
6 时序修正--------------------------------------------------------------------------------------------------15
DDR2 时序测试规范
Copyright © 2009 瑞斯康达科技发展股份有限公司 - 1 - 1 待测时序参数
DDR2 的时序测试应包括下表所列的基本参数：
Symbol Parameter
地址和控制信号时序 tIS Address and control input setup time
tIH Address and control input hold time
写数据和 DM 信号时序 tDS DQ and DM input setup time
tDH DQ and DM input hold time
tWPRE DQS Write preamble，写前导时间
tWPST DQS Write postamble，写后续时间
读数据时序 tDQSQ DQS-DQ skew for DQS and associated DQ
tQH DQ output hold time from DQS
tRPRE DQS Read preamble，读前导时间
tRPST DQS Read postamble，读后续时间
【备注】如果内存控制器（如 CPU）的 datasheet 中对读数据时序有明确要求，读时序测试
参考内存控制器的 datasheet 执行。 各参数的示意图如下：
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下面分别说明这些参数的测试方法。
2 地址和控制信号时序
包括 tIS 和 tIH，定义如下：
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上图中的各种逻辑电平定义如下：
【注释】
VIH(dc)输入高电平直流参数：当信号向上穿越此阀值时，确保电平翻转到 1。是逻辑高电
平的翻转阀值。
VIH(ac)输入高电平交流参数：只有信号向上穿越此阀值后，输入的高电平信号才能保持一
段时间，此时，介于 VIH(dc)和 VIH(ac)之间的振铃和毛刺才不会引起误触发。
VIL(dc)输入低电平直流参数：当信号向下穿越此阀值时，确保电平翻转到 0。是逻辑低电平
的翻转阀值。
VIL(ac)输入低电平交流参数：只有信号向下穿越此阀值后，输入的低电平才能保持一段时
间，此时，介于 VIL(dc)和 VIL(ac)之间的振铃和毛刺才不会引起误触发。
测试点：地址和控制信号包括 A0~A15、BA0~BA2、CS#、RAS#、CAS#、WE、CKE、ODT， 对 DDR2 来说，这些都是输入信号，在 DDR2 芯片侧测试。测试点的选取尽量靠近 DDR2
芯片输入管脚，测试时，根据测试需求可选取个别信号测试。
测试仪器：
1. 地址和控制信号的时序是以差分时钟的交叉点为参考的，测试时需要使用示波器的 3 个
模拟通道，分别连接 CK、CK#和地址（或控制）信号，CK 和 CK#信号需要使用焊接式
探头连接，以减少干扰。
2. 以目前的测试条件，示波器需要使用 Tek_DSA70804，被测地址（或控制）信号使用 P7240
单端探头，CK 和 CK#信号分别使用 1 个 P7380A 差分探头，差分探头的“＋”端接 CK
或 CK#，“－”端接地，连接方式如下图：
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图 1. 先将探头的附件焊接在板上并固定好
图 2. 再将 P7380A 探头分别连接好
实测波形：以低电平信号为例。
tIS：
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tIH：
【注意】tIS 和 tIH 是以 CK 上升沿与 CK#下降沿的交叉点为参考的。
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3 DQ 读写数据分离
由于 DQ 数据总线是双向的，所以测试 DQ 读写时序的前提是对读写数据进行分离，筛
选出需要的读或写数据。
总体而言，有 4 种方法：
1. 根据 WE#信号——写数据出现前，WE#信号会被拉低来下发写命令，而下发读命
令时，WE#信号是高电平。
2. 根据 DQS 和 DQ 的时序关系——写操作 DQS 跳变点与 DQ 中心对齐，读操作 DQS
跳变点与 DQ 跳变沿对齐。
3. 根据 DQS 的前导信号长度——写操作 DQS 前导信号长度大约为 0.5tCK，读操作
DQS 前导信号长度大约为 1tCK。
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4. 比较 DQ 信号波形峰峰值（或信号质量）——一般情况下，在内存控制器端测量时，
写操作峰峰值高（或信号质量差），在内存芯片端测量时读操作峰峰值高（或信号
质量差）。
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【说明】由于 DDR2 的读写操作在不同的设计中存在差异，而且 DDR2 本身的工作状态比
较复杂，所以在某个特定的设计中，上面的 4 种判断依据并不都是绝对符合的。进行读写信
号的分离需要根据实际情况，综合考虑，选择其中的一种或几种作为判断依据，并且尽量选
择最简单有效的方法。
4 写数据和 DM 信号时序
包括 tDS、tDH、tWPRE 和 tWPST。
tDS 和 tDH 的定义如下：
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如果 DDR2 配置为 DQS#不使能模式，仅用 DQS 单端信号采样，tDS 和 tDH 的定义如下：
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tWPRE 的起始点和 tWPST 的结束点如下图所示：
测试点：写数据 DQ 和数据屏蔽 DM 信号都在靠近 DDR2 芯片侧测试，并且尽量在 DDR2
芯片的 BGA 管脚下面测试。DQ 数据总线根据芯片型号不同有×4、×8、×16 三种位宽，
测试时，根据测试需求可选取个别信号进行测试。
测试仪器：
1. DQ 和 DM 信号的时序是以差分 DQS 和 DQS#的交叉点为参考的，测试时需要使用示波
器的全部 4 个模拟通道，分别连接 WE#、DQS、DQS#和 DQ（或 DM）信号，DQS 和
DQS#信号需要使用焊接式探头连接，以减少干扰。
【备注】如果芯片配置为不使能 DQS#模式，DQ 和 DM 的时序则以 DQS 的上下沿为参
考。这里以使能 DQS#模式为例讲解。
2. 以目前的测试条件，示波器需要使用 Tek_DSA70804，WE#信号使用 P6248 差分探头
（“－”端接地，当作单端探头使用），被测 DQ（或 DM）信号使用 P7240 单端探头，
DQS 和 DQS#信号分别使用 1 个 P7380A 差分探头（“＋”端接 DQS 或 DQS#，“－”端
接地）。
实测波形：以高电平信号为例。
tDS
