基于FPGA的电子钟设计
载等工作。典型的EDA工具中必须包含两个特殊的软件包，即综合器和适配器。
综合器的功能就是将设计者在EDA平台上完成的针对某个系统项目的VHDL原理图或状态图形描述，针对给定的硬件系统组件，进行编译，优化，转换和综合，最终获得我们将实现的功能的描述文件。综合器在工作前，必须给定要实现的硬件结构参数，它的功能就是将软件描述与给定的硬件结构用一定的方式联系起来，也就是说综合器是软件描述与硬件实现的一座桥梁。综合过程就是将电路的高级语言描述转换成低级的，可与目标器件CPLD相映射的网表文件。适配器的功能是将由综合器产生的网表文件配置与指定的目标器件中，产生最终的下载文件。适配器所选的目标器件（CPLD芯片）必须包含于在综合器中已指定的目标器件系列。
本次数字钟设计利用VHDL硬件描述语言和图形输入相结合的编程方式，并通过可编程逻辑器件FPGA进行硬件设计，用LED数码管动态显示计时结果。数字钟可以由各种技术实现，如单片机等。利用可编程逻辑器件具有其他方式没有的特点，它具有成功率高，理论与实践结合紧密，体积小，容量大，I/O口丰富，易编程和加密等特点，并且它还具有开放的界面，丰富的设计库，模块化的工具等优良性能，应用非常方便。因此，本设计采用可编程逻辑器件FPGA来实现。
1.2 研究目的
现在是一个知识爆炸的新时代。新产品、新技术层出不穷，电子技术的发展更是日新月异。可以说，电子技术的应用无处不在，电子技术正在不断地改变我们的生活，改变着我们的世界。
钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。诸如定时自动报警、定时启闭电路、定时开关烘箱、通断动力设备，甚至各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。因此，研究数字钟及扩大其应用，有着非常现实的意义。
1.3 研究方法和内容
本设计主要研究基于FPGA的数字钟，采用EDA作为开发工具，VHDL语言和图形输入为硬件描述语言，采用自顶向下的设计思想，QuartusII软件作为运行程序的平台。设计的数字钟时间以24小时为一个周期,用LED数码管动态
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显示时、分、秒。具有清零和整点报时功能，可以对小时，分钟进行单独校对，使其校正到标准时间。校对时间由按键进行控制，为了保证计时的稳定及准确，须由晶体振荡器提供时间基准信号并经分频得到。
2 本软件开发环境
2.1 FPGA简介
2.1.1 FPGA概述
FPGA是现场可编程门阵列(Field Programmable Gate Array)的简称，与之相应的CPLD是复杂可编程逻辑器件(Complex Programmable Logic Device)的简称，两者的功能基本相同，只是实现原理略有不同，有时可以忽略这两者的区别，统称为可编程逻辑器件CPLD/FPGA。CPLD/FPGA几乎能完成任何数字器件的功能，上至高性能CPU，下至简单的74电路。它如同一张白纸或是一堆积木，工程师可以通过传统的原理图输入或硬件描述语言自由的设计一个数字系统。通过软件仿真可以事先验证设计的正确性，在PCB完成以后，利用CPLD/FPGA的在线修改功能，随时修改设计而不必改动硬件电路。使用CPLD/FPGA开发数字电路，可以大大缩短设计时间，减少PCB面积，提高系统的可靠性。这些优点使得CPLD/FPGA技术在20世纪90年代以后得到飞速的发展，同时也大大推动了EDA软件和硬件描述语言VHDL的进步。
2.1.2 FPGA基本结构
FPGA具有掩膜可编程门阵列的通用结构，它由逻辑功能块排成阵列，并由可编程的互连资源连接这些逻辑功能块来实现不同的设计。
FPGA一般由3种可编程电路和一个用于存放编程数据的静态存储器SRAM组成。这3种可编程电路是：可编程逻辑模块（CLB--Configurable Logic Block）、输入/输出模块（IOB--I/O Block）和互连资源（IR—Interconnect Resource）。可编程逻辑模块CLB是实现逻辑功能的基本单元，它们通常规则的排列成一个阵
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列，散布于整个芯片；可编程输入/输出模块（IOB）主要完成芯片上的逻辑与外部封装脚的接口，它通常排列在芯片的四周；可编程互连资源包括各种长度的连接线段和一些可编程连接开关，它们将各个CLB之间或CLB、IOB之间以及IOB之间连接起来，构成特定功能的电路。
2.1.3 FPGA系统设计流程
一般说来，一个比较大的完整的项目应该采用层次化的描述方法：分为几个较大的模块，定义好各功能模块之间的接口，然后各个模块再细分去具体实现，这就是自顶向下的设计方法。目前这种高层次的设计方法已被广泛采用。高层次设计只是定义系统的行为特征，可以不涉及实现工艺，因此还可以在厂家综合库的支持下，利用综合优化工具将高层次描述转换为针对某种工艺优化的网络表，使工艺转化变得轻而易举。 CPLD/FPGA系统设计的工作流程如图1所示。
系统划分 VHDL代码或图形方式输入 编译器 代码级功能仿真 仿真综合库 综合器 适配前时序仿真 适配器 适配后仿真模型 器件编程文件 适配报告 适配后时序仿真 CPLD/FPGA现 实ASIC实现 图1 CPLD/FPGA系统设计流程
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2.1.4 FPGA开发编程原理
硬件设计需要根据各种性能指标、成本、开发周期等因素，确定最佳的实现方案，画出系统框图，选择芯片，设计PCB并最终形成样机。
CPLD/FPGA软件设计可分为两大块：编程语言和编程工具。编程语言主要是VHDL硬件描述语言；编程工具主要是两大厂家Altera和Xilinx的集成综合EDA软件QuartusII以及第三方工具。具体的设计输入方式有以下几种：
1.VHDL语言。VHDL既可以描述底层设计，也可以描述顶层的设计，但它不容易做到较高的工作速度和芯片利用率。用这种方式描述的项目最后所能达到的性能与设计人员的水平、经验以及综合软件有很大的关系。
2.图形方式。可以分为电路原理图描述，状态机描述和波形描述3种形式。电路原理图方式描述比较直观和高效，对综合软件的要求不高。一般大都使用成熟的IP核和中小规模集成电路所搭成的现成电路，整体放到一片可编程逻辑器件的内部去，其硬件工作速度和芯片利用率很高，但是当项目很大时，该方法就显得有些繁琐；状态机描述主要用来设计基于状态机思想的时序电路。在图形的方式下定义好各个工作状态，然后在各个状态上输入转换条件以及相应的输入输出，最后生成HDL语言描述，送去综合软件综合到可编程逻辑器件的内部。由于状态机到HDL语言有一种标准的对应描述方式，所以这种输入方式最后所能达到的工作速度和芯片利用率主要取决于综合软件；波形描述方式是基于真值表的一种图形输入方式，直接描述输入与输出的波形关系。
2.2 QuartusII设计平台
2.2.1 软件开发环境及基本流程
本设计所用软件主要是QuartusII，在此对它做一些介绍。
QuartusII是Altera提供的FPGA/CPLD开发集成环境，Altera是世界上最大的可编程逻辑器件供应商之一。QuartusII提供了一种与结构无关的设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。
Altera公司的QuartusII 开发工具人机界面友好、易于使用、性能优良，并自带编译、仿真功能。QuartusII软件完全支持VHDL设计流程，其内部嵌有VH
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DL逻辑综合器。QuartusII也可以利用第三方的综合工具，如FPGA Compiler II，并能直接调用这些工具。同样，QuartusII具备仿真功能，同时也支持第三方的仿真工具。此外，QuartusII与MATLAB和DSP Builder结合，可以进行基于FPGA的DSP系统开发，是DSP硬件系统实现的关键EDA技术。
QuartusII包括模块化的编译器。编译器包括的功能模块有分析/综合器、适配器、装配器、时序分析器、设计辅助模块、EDA网表文件生成器、编辑数据接口等。可以通过选择Start Compilation来运行所有的编译器模块，也可以通过选择Start单独运行各个模块。在Compiler Tool窗口中，可以打开该模块的设置文件或报告文件，或者打开其它相关窗口。在设计输入之后，QuartusII的编译器将给出设计输入的错误报告。QuartusII拥有性能良好的设计错误定位器，用于确定文本或图形设计中的错误。在进行编译后，可对设计进行时序仿真。在仿真前，需要利用波形编辑器编辑一个波形激励文件。编译和仿真检测无误后，便可将下载信息通过QuartusII提供的编程器下载入目标器件中了。
2.2.2 软件的具体设计流程
1.建立工作库文件夹和编辑设计文件
首先建立工作库目录，以便存储工程项目设计文件。
任何一项设计都是一项工程（Project），都必须首先为此工程建立一个放置与此工程相关的所有设计文件的文件夹。此文件夹将被EDA软件默认为工作库。一般来说，不同的设计项目最好放在不同的文件夹中，而同一工程的所有文件都必须放在同一文件夹中。 2.创建工程
使用New Project Wizard可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称，还可以指定要在工程中使用的设计文件、其它源文件、用户库和EDA工具，以及目标器件系列和具体器件等。 3.编译前设置
在对工程进行编译处理前，必须做好必要的设置。步骤如下： a.选择FPGA目标芯片 b.选择配置器件的工作方式
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