4位加法器如上图，
AC BC
Ci AiBi i i 1
Ai Bi ( Ai Bi )Ci I
C2 = G2+P2G1+P2P1C0
C3 = G3+P3G2+P3P2G1+P3P2P1C0
C4 = G4+P4G3+P4P3G2+P4P3P2G1+ P4P3P2P1C0
T+2*1.5T = 4T
（3）最长求和时间应从施加操作数到 ALU 算起：第一片74181有3级“与或非”门（产 生控制参数X0, yo,Cn.4）,第二、三片74181共2级反相器和2级“与或非”门（进 位链），第四片74181求和逻辑（1级与或非门和
1级半加器，设其延迟时间为 3T ） 故总的加法时间为：
to = 3*1.5T+2T+2*! .5T+1.5T+3T = 14T （1）串行进位方式
C1 = Gi+PiCo
其屮： Gi = AiBi Pl =A 1 十Bl C2 = G 2+P2 C I
G 2=A2B2 P 2=A 2 ? B2 C? = G 3+P3 C2
G 3=A3B3 P 3=A 3 田 B3 C =G +PC
G =AB P =A 十B Ai Bi ( Ai Bi )Ci 1
4 1 (A1+ B.也对) 4 4
4 4 4 3 (2)并行进位方式
C1 = Gi+PiCo
4 4 4 12. (1)组成最低四位的74181进位输出为：
C4 = Cn+4 = G+PC n = G+PC 0, Co 为向第 其屮，G = y 3+y 2X3+y 1x2x3+y oxiX2X3, P = xox 1x2x3
Cs = y 4+x 4C4
C =y+xC
6 5 5 5 (2)设祢邯门延迟时间为 =y +x y+x X C 5 4 5 4
“与或非”门延迟时
5 T, 送至C6需经一个反相器、 0位进位
,所以 两级“与或非”门，故产生
L5T,则进位信号C,由最低位传 0 Co 的最长延迟时间为
13.串行状态下：
C1 = Gi+PiCo
C2 = G2+P2C1
C3 = G3+P3C2
C4 = G4+P4C3
并行状态下：
Cl = Gi+PiCo
C2 = G2+P2C1 = G2+P2G1+P2P1C0
C3 = G3+P3C2 = G3+P3G2+P3P2G1 +P3P2P1CO
C4 = G4+P4C3 = G4+P4P3C2+P4P3P2CI+P4P3P2P1C0
14.
设余三码编码的两个运算数为 Xi 和Yi, 位为Ci+i ',校正后所得的余三码和数为
1 、J3 i
2 11 ?
X = X X X X
Yi= Yi3Yi2 Yil Yio
Si' =Si3' Si2' Sil' SiO '
第一次用二进制加法求和运算的和数为 sr ,进
s\进位为
Ci+1 个s 2 水S 个 i3
12 il FA k
Si3 FA * Si2' I FA *
当 Ci+r = 1 时, FA Sil
FA
Y i3 Si = Si +001
X Y
i2 i2 二进加法 X Y
I 并产生Czi +11011
当 Ci+I ' =0 时， 根据以上分析，可画出余三码编码的十进制加法器单元电路如图所示。 15.
Si = Si 企—土
弟二早 (1) 220 ±22 4M 字节
8
1024K*32
(2) ----------- 512K*8
(3)1位地址作芯片选择
2*4 8 片
s iO 十进校2
220 * 64
⑵ ------------- 16
210 *2* * 162.(1) 226*64 220 *64
26 64个模块
(2)
每个模块要16个DRAM 芯片
(3)64*16 = 1024 块
由高位地址选模块
3. (1)根据题意，存储总容量为 64KB ,故地址总线需16位。现使用16K*8位DRAM 芯片, 共需16片。
芯片本身地址线占 14位，所以采用位并联与地址串联相结合的方法来组成 整个存储器，其组成逻辑图如图所示，其屮使用一片 2： 4译码器。
(2)
根据已知条件，CPU 在1US 内至少访存一次，而整个存储器的平均读 /写周期为0.5US,
如果采用集屮刷新，有 64US 的死时间，肯定不行
如果采用分散刷新，则每 1US 只能访存一次，也不行
所以采用异步式刷新方式。
假定16K*1位的DRAM 芯片用128*128矩阵存储元构成，
刷新时只对128行进行异步 方式刷新，则刷新间隔为 2ms/128 = 15.6US,可取刷新信号周期 刷新一遍所用时间=15us X 128 = 1.92ms
2： 4译码器
t
A 14
15us o
A ?A
13 0
1024K *32
32片4. --------------------- (1)
128K*8
(2)
（3）如果选择一个行地址进行刷新，刷新地址为A -A ,因此这一行上的 2048个存储元同 0 8 时进行刷新，即在8ms 新操作的集屮刷新方式， 5.所设计的存储器单元数为 内进行 或按 512个周期。刷新方式可采用：在 8ms 中进行512次刷 8ms/512 = 15.5US 刷新一次的异步刷新方式。 储单元数为 256K,字长为16位，故占用的地址长度为 联方式与地址串联方式相结合的方法组成组成整个存储器，共 片2： 4译码器。其存储器结构如图所示。 A I ------ 1 19 18 字长为32,故地址长度为20位（A19~A0 ）,所用芯片存 18位（A17~A0 ） O 由此可用位并 8片RAM 芯片，并使用一 CPU Y i Y ： Y D31?D16（高 16 CS 0 2S1 CS2 256k W/R 3 256k W/R W/R -A 7 16 I C3 U —' C31 ------- 1 C3丿 ------ 1 e D15-D O （低 16 位） 6. （ 1）系统16位数据，所以数据寄存器 16位 （2） 系统地址128K=217,所以地址寄存器17位 （3） 共需要8片 （4） 组成框图如下
