电源有＋12V、＋3.3V和3.3Vaux。
其中＋12V主要给PCIe设备（如显卡）提供更大的供电能力（PCIe 3.0 的插槽最大有150W）；
PCIe设备使用的主要逻辑模块均使用＋3.3V供电，对于芯片内部的PCIe模块，大多只需要＋3.3V；
而一些与电源管理相关的逻辑使用3.3Vaux供电。在PCIe设备中，一些特殊的寄存器通常使用3.3Vaux供电，如Sticky Register，此时即使PCIe设备的其他电源被移除，这些与电源管理相关的逻辑状态和这些特殊寄存器的内容也不会发生改变。在PCIe总线中，使用3.3Vaux的主要原因是为了降低功耗和缩短系统恢复时间。因为3.3Vaux在多数情况下并不会被移除，因此当PCIC设备的电源恢复（唤醒）后，该设备不用重新恢复使用3.3Vaux供电的逻辑，从而设备可以很快地恢复到正常工作状状态。
PETp0~15、PETn0~15和PERp0~15、PERn0~15共64根信号线组成32对差分信号，其中16对PETxx信号用于发送链路，另外16对PERxx信号用于接收链路。 辅助信号：
1、PERST＃信号：该信号为全局复位信号，由主系统提供，主系统需要为PCIe插槽和PCIe设备提供该复位信号。PCIe设备使用该信号复位内部逻辑。当该信号有效时，PCIe设备将进行复位操作。
2、REFCLK+和REFCLK-信号：参考时钟，其频率范围为100MHz±300ppm。当PCIe设备作为Add-In卡连接在PCIe插槽时，可以直接使用PCIe插槽提供的REFCLK+和
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REFCLK-信号，也可以使用独立的参考时钟，只要这个参考时钟在100MHz±300ppm范围内即可。
3、WAKE#信号：当PCIe设备进入休眠状态，主电源已经停止供电时，PCIe设备使用该信号向处理器系统提交唤醒请求，使处理器系统重新为该PCIe设备提供主电源Vcc。在PCIe总线中，WAKE#信号是可选的，因此使用WAKE#信号唤醒PCIe设备的机制也是可选的。值得注意的是产生该信号的硬件逻辑必须使用辅助电源Vaux供电。 PCIe设备除了可以使用WAKE#信号实现唤醒功能外，还可以使用Beacon信号实现唤醒功能。与WAKE#信号实现唤醒功能不同，Beacon使用In-band信号，即差分信号D+和D-实现唤醒功能。Beacon信号DC平衡，由一组通过D+和D-信号生成的脉冲信号组成。这些脉冲信号宽度的最小值为2ns，最大值为16us。当PCIe设备准备退出L2状态(该状态为PCIe设备使用的一种低功耗状态)时，可以使用Beacon信号，提交唤醒请求。 4、SMCLK和SMDAT信号：SMCLK和SMDAT信号与x86处理器的SMBus(System Mangement Bus)相关。SMBus于1995年由Intel提出，SMBus由SMCLK和SMDAT信号组成。SMBus源于I2C总线，以便于PCI/PCIe设备与处理器系统进行交互。 5、JTAG信号：JTAG(Joint Test Action Group)是一种国际标准测试协议，与IEEE 1149.1兼容，主要用于芯片内部测试。目前绝大多数器件都支持JTAG测试标准。JTAG信号由TRST#、TCK、TDI、TDO和TMS信号组成。其中TRST#为复位信号；TCK为时钟信号；TDI和TDO分别与数据输入和数据输出对应；而TMS信号为模式选择。 6、PRSNT1#和PRSNT2#信号：PRSNT1#和PRSNT2#信号与PCIe设备的热插拔相关。在基于PCIe总线的Add-in卡中，PRSNT1#和PRSNT2#信号直接相连，而在处理器主板中，PRSNT1#信号接地，而PRSNT2#信号通过上拉电阻接为高。PCIe设备的热插拔结构如下图所示。
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如上图所示，当Add-In卡没有插入时，处理器主板的PRSNT2#信号由上拉电阻接为高，而当Add-In卡插入时主板的PRSNT2#信号将与PRSNT1#信号通过Add-In卡连通，此时PRSNT2#信号为低。处理器主板的热插拔控制逻辑将捕获这个“低电平”，得知Add-In卡已经插入，从而触发系统软件进行相应地处理。
拓扑结构
一个PCIe系统的拓扑结构包括四个功能类型——根联合体根联合体（root complex）、交换器（switch）、端点（EP／endpoint）和桥（图2）。虚线代表着两个PCIe设备间的一个连接，被称为链路。
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?根联合体对整个PCIe建构实施初始化并配置各链路。它通常把中央处理单元（CPU）与其它三个功能中的一或多个——PCIe交换器、PCIe端点和PCIe到PCI桥——连接起来。
?PCIe交换器把数据路由至下游多个PCIe端口，并分别从其中每个端口路由到上游唯一一个根联合体。PCIe交换器也可以灵活地把数据从一个下游端口路由到另一个下游端口（点对点），它消除了传统PCI系统限制性的树状结构。
?端点通常位于终端应用内，它负责连接应用与系统内的PCIe网络。端点要求并完成PCIe事务传输。一般来说，系统内的端点比任何其他类型的PCIe部件都要多。 ?桥用于连接PCIe与系统内诸如PCI/PCI-X等其他PCI总线标准；这样的系统同时采用上述各总线架构。
PCIe层次结构
PCIe规范定义的协议遵循开放源码促进会（OSI）模型。该模型分为5个基本层，如下图左侧所示。
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?事务层（Transaction层）定义了PCIe总线使用总线事务，其中多数总线事务与PCI总线兼容。这些总线事务可以通过Switch等设备传送到其他PCIe设备或者RC。RC也可以使用这些总线事务访问PCIe设备。事务层接收来自PCIe设备应用层（图中xx层）的数据，并将其封装为TLP(Transaction Layer Packet)后，发向数据链路层。此外事务层还可以从数据链路层中接收数据报文，然后转发至PCIe设备的应用层。在PCIe总线中，事务层传递报文时可以乱序，还可以使用流量控制机制保证PCIe链路的使用效率。 ?数据链路层（Link层）保证来自发送端事务层的报文可以可靠、完整地发送到接收端的数据链路层。来自事务层的报文在通过数据链路层时，将被添加Sequence Number前缀和CRC后缀。数据链路层使用ACK/NAK协议保证报文的可靠传递。
PCIe总线的数据链路层还定义了多种DLLP(Data Link Layer Packet)，DLLP产生于数据链路层，终止于数据链路层。值得注意的是，TLP与DLLP并不相同，DLLP并不是由TLP加上Sequence Number前缀和CRC后缀组成的。
?物理层（Physical层）是PCIe总线的最底层，将PCIe设备连接在一起。PCIe总线的物理电气特性决定了PCIe链路只能使用端到端的连接方式。
?在上图的右边，我们对其余层进行了展开，以更准确地显示那些更靠底部的层是如何映射到物理硬件实现的。如上图所示，物理层分为两个子层：电气和逻辑层。不少公司已经在电气层和逻辑层间定义了一个称为PCI Express（PIPE）的物理接口，并对其加以
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